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반도체 기술 분야를 크게 두 가지로 나누면 반도체 설계와 공정으로 나눌 수 있다. 반도체 설계는 다시 전반부 설계와 후반부 설계로 구분된다. 전반부 설계란 전자 회로 설계를 말하고, 후반부 설계란 공정을 하기 위한 반도체 배치 설계(layout)를 말한다.

책은 반도체 배치 설계를 배우는 전문대 전자학과나 반도체 관련 학과의 학생들, 반도체 설계 산업기사를 공부하는 사람들을 위해 집필되었다. 반도체 물성에 대한 기본적인 개념과 각종 반도체 부품의 특성과 구조 그리고 동작 개념을 설명하였으며, 반도체 레이아웃 엔지니어가 알아야 할 필수적인 반도체 공정과 공정 규칙을 그림 위주로 설명하였다.

특히 MOS FET의 구조와 동작 원리 및 레이아웃 방법 그리고 공정 후의 단면도 모습을 알기 쉽게 하였으며, 각종 기본 논리 게이트의 동작 원리를 시뮬레이션을 통해서 이해할 수 있도록 하였다.

반도체 기술 분야를 크게 두 가지로 나누면 반도체 설계와 공정으로 나눌 수 있다. 반도체 설계는 다시 전반부 설계와 후반부 설계로 구분된다. 전반부 설계란 전자 회로 설계를 말하고, 후반부 설계란 공정을 하기 위한 반도체 배치 설계(layout)를 말한다.

이 책은 반도체 배치 설계를 배우는 전문대 전자학과나 반도체 관련 학과의 학생들, 반도체 설계 산업기사를 공부하는 사람들을 위해 집필되었다. 반도체 물성에 대한 기본적인 개념과 각종 반도체 부품의 특성과 구조 그리고 동작 개념을 설명하였으며, 반도체 레이아웃 엔지니어가 알아야 할 필수적인 반도체 공정과 공정 규칙을 그림 위주로 설명하였다. 특히 MOS FET의 구조와 동작 원리 및 레이아웃 방법 그리고 공정 후의 단면도 모습을 알기 쉽게 하였으며, 각종

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목차
제1장 반도체 개론
 1. 물질의 구조 = 3
  (1) 원자 구조 = 3
  (2) 원자의 결합 = 4
 2. 실리콘(Si)의 구조 = 5
 3. 불순물 반도체 = 5
  (1) P형 반도체 = 6
  (2) N형 반도체 = 6
 4. 접합형 다이오드 = 7
  (1) 다이오드 구조와 심벌 = 7
  (2) 다이오드 동작 = 7
  (3) 다이오드의 종류와 용도 = 8
 5. 트랜지스터(BJT) = 9
  (1) 트랜지스터 구조와 심벌 = 9
  (2) 트랜지스터의 동작 = 9
  (3) 트랜지스터의 증폭 작용 = 10
  (4) 트랜지스터의 용도 = 10
 6. MOS FET = 11
  (1) MOS의 구조 = 11
  (2) MOS의 동작 = 11
  (3) MOS의 용도 = 12
 7. 수동 2소자 = 13
제2장 레이아웃 개요
 1. 마스크와 패턴도 = 17
 2. 다이오드의 레이아웃 = 18
 3. BJT 레이아웃 = 19
 4. nMOS의 레이아웃 = 21
 5. pMOS의 레이아웃 = 22
 6. 수동 3소자 레이아웃 = 23
  (1) 저항 = 23
  (2) 커패시터 = 24
  (3) 인덕터(inductor) = 25
제3장 공정과 디자인 룰
 1. CMOS 공정 = 29
  (1) 초기 산화막 형성 = 30
  (2) 질화막 형성 = 31
  (3) 액티브 마스크 = 31
  (4) STI 영역 식각 = 32
  (5) STI 영역에 P-wall 생성 = 32
  (6) STI 영역에 N-wall 생성 = 33
  (7) FOX 형성과 질화막 식각 = 33
  (8) P-well 생성 = 34
  (9) N-well 생성 = 34
  (10) Threshold Voltage 조절 = 35
  (11) Poly Silicon 증착 = 35
  (12) Poly 1 Mask로 식각 = 36
  (13) nMOS 영역 N+ 형성 = 36
  (14) pMOS 영역 P+ 형성 = 37
  (15) PMD 증착 = 38
  (16) Contact Hole 생성 = 38
  (17) 텅스텐(W) 증착 및 식각 = 38
  (18) metal 1 증착 = 39
  (19) metal 1 식각 = 39
  (20) IMD층 증착 = 40
  (21) Via Mask Hole 생성 = 40
  (22) 텅스텐 증착 = 41
  (23) Metal 2 증착 = 41
  (24) Metal 2 식각 = 42
  (25) 보호막 증착 = 42
  (26) Bond Pad = 43
 2. 디자인 규칙 = 43
  (1) 공정 룰의 예 = 44
  (2) 또 다른 공정 룰의 예 = 51
제4장 MOS FET 설계
 1. nMOS 설계 = 81
  (1) nMOS의 레이아웃 = 81
  (2) nMOS 레이아웃 순서1(diffusion layer 사용) = 82
  (3) Microwind 2.6a로 레이아웃 실습하기 = 83
 2. pMOS 설계 = 92
  (1) pMOS의 레이아웃 = 52
  (2) pMOS 레이아웃 순서 = 92
  (3) pMOS 레이아웃 실습 = 93
 3. 인버터 설계 = 95
  (1) pMOS 인버터의 구성 = 95
  (2) nMOS 인버터의 구성 = 96
  (3) CMOS 인버터의 구성 = 96
  (4) 인버터 회로도 작성 실습 = 97
  (5) 시뮬레이션 실습 = 99
  (6) 인버터 레이아웃 = 100
  (7) 인버터 레이아웃 순서 = 101
  (8) 인버터 레이아웃 실습 = 102
  (9) 인버터 레이아웃 시뮬레이션 실습 = 106
제5장 기본 논리 게이트 설계
 1. NAND 게이트 설계 = 111
  (1) 기본 동작 = 111
  (2) 회로 구성 = 112
  (3) Euler 경로 그리기 = 113
  (4) NAND 게이트 Euler 경로 그리기 = 114
  (5) NAND 게이트 레이아웃하기 = 116
 2. NOR 게이트 설계 = 124
  (1) 기본 동작 = 124
  (2) 회로 구성 = 125
  (3) 회로 동작 실습 = 125
  (4) Euler 경로 그리기 = 126
  (5) 레이아웃도 스케치하기 = 129
  (6) 레이아웃 실습 = 129
 3. AND 게이트 = 133
  (1) 기본 동작 = 133
  (2) 회로 구성 = 134
  (3) 회로 동작 실습 = 134
  (4) 레이아웃 실습 = 135
 4. OR 게이트 = 139
  (1) 기본 동작 = 139
  (2) 회로 구성 = 140
  (3) 회로 동작 = 140
  (4) 레이아웃 = 141
 5. XOR 게이트 = 143
  (1) 기본 동작 = 143
  (2) 회로 구성 = 143
  (3) 회로 동작 = 145
  (4) Euler 경로 그리기 = 147
  (5) 레이아웃 실습 = 150
 6. TG 게이트 = 153
  (1) 기본 동작 = 153
  (2) 회로 구성 = 153
  (3) 레이아웃하기 = 154
 7. 기타 부품 = 156
  (1) 저항 = 156
  (2) 커패시터 = 160
  (3) 인덕터 = 164
  (4) PAD = 166
  (5) ESD 회로 = 168
  (6) Guard Ring = 169
  (7) 전원선 배치 = 170
  (8) 차폐(shield)선 만들기 = 171
  (9) 폭이 넓은 메탈의 배선 = 171
  (10) 안테나(antenna) 효과 = 172
제6장 조합 논리 회로 설계
 1. 표준 셀의 이해 = 177
  (1) NAND 표준 셀 = 177
  (2) NOR 표준 셀 = 185
  (3) XOR 표준 셀 = 185
  (4) AND 표준 셀 = 187
  (5) OR 표준 셀 = 188
  (6) 그 외 표준 셀 = 188
  (7) 3-state Inverter = 190
 2. 반가산기 설계 = 192
  (1) 반가산기의 레이아웃 = 193
  (2) 표준 셀을 이용하여 레이아웃하기 = 194
  (3) 시뮬레이션하기 = 195
 3. 전가산기 설계 = 196
  (1) 동작 개요 = 196
  (2) 레이아웃하기 = 198
 4. RS-FF = 199
  (1) 회로 구성 = 200
  (2) RS-FF 레이아웃 = 200
 5. JK-FF = 201
  (1) 회로 구성 = 202
  (2) 심벌화시키기 = 203
  (3) 심벌화 실습 = 204
  (4) 만든 심벌 불러오기 = 205
  (5) 레이아웃하기 = 206
 6. D-FF = 206
  (1) 회로 구성 = 207
  (2) 레이아웃 = 209
 7. T-FF = 210
  (1) 회로 구성 = 210
  (2) D-FF으로 구성한 T-FF = 211
  (3) 레이아웃 = 211
 8. MUX = 211
  (1) 회로 구성 = 212
  (2) 레이아웃 = 213
 9. Shift Register = 214
  (1) 회로 동작 실험 = 215
  (2) 레이아웃하기 = 215
 10. 카운터 = 215
 (1) 동작 원리 = 216
 (2) 레이아웃하기 = 218
 11. ALU = 218
  (1) 동작 설명 = 219
  (2) 레이아웃하기 = 219
 12. 디지털 시계(Digital Clock) = 219
  (1) 60진 카운터의 구성 = 220
  (2) 6진 카운터 = 222
  (3) 10진 카운터 = 222
  (4) T_reset_FF = 223
  (5) Dreg 회로 = 224
  (6) 3진 카운터 = 224
  (7) 24진 카운터 = 225
  (8) 디지털 시계의 레이아웃 = 226
 13. 메모리 회로 = 226
  (1) 메모리 구성 = 226
  (2) 셀(cell)의 구조 = 227
  (3) 셀의 레이아웃 = 229
  (4) 디코더 회로 = 232
  (5) 4 * 4 메모리 (16bit) = 234
  (6) 8 * 8 bit Decoder 회로 = 237
제7장 아날로그 R／F 회로
 1. 연산 회로(Op Amp) = 241
  (1) 회로 구성 = 241
  (2) 레이아웃하기 = 242
 2. 우선순위 인코더 = 244
  (1) 회로 구성 = 244
  (2) 레이아웃하기 = 245
 3. A／D 변환기 = 245
  (1) 동작 개요 = 246
  (2) 회로 구성 = 246
  (3) 레이아웃하기 = 247
 4. D／A 변환기 = 248
  (1) 회로 동작 = 249
  (2) 레이아웃하기 = 250
 5. PLL 회로 = 252
  (1) VCO(Voltage Control Oscillator) = 253
  (2) 궤환 회로 = 255
  (3) 비교기 회로 = 257
  (4) 전체 레이아웃 = 260
 6. 증폭 회로(Amplifier) = 262
  (1) 인버터와 버퍼 = 262
  (2) 기본 증폭 회로 = 263
  (3) 고임피던스용 증폭기 = 265
  (4) 차동 증폭기 = 268
  (5) 광대역 증폭기 = 270
 7. Finger와 Multiplier = 272
  (1) 개요 = 272
  (2) Finger=2의 레이아웃 = 275
  (3) Finger=3의 레이아웃 = 276
  (4) Finger=4의 레이아웃 = 278
부록
 부록 1. Cadence VLE 기본 사용법(v5.10.41)
  1. pMOS 레이아웃하기 = 287
  2. Library와 Cellview 불러오기 = 293
  3. DRC 검증하기 = 294
  4. LVS로 레이아웃 검증하기 = 296
  5. nMOS 레이아웃하기 = 304
 부록 2. CMOS 인버터 레이아웃하기
  1. CMOS 인버터의 구성 = 309
  2. CMOS 인버터 레이아웃 = 310
  3. 레이아웃 검증하기 = 318
 부록 3. GPDK 사용법
  1. 기본 환경 설정하기 = 330
   (1) 새 유저 만들기 = 330
   (2) 환경 설정 파일 복사하기 = 330
   (3) 환경 설정 파일 수정하기 = 330
   (4) 작업 폴더 복사하기 = 331
   (5) 작업 환경 파일 편집하기 = 331
   (6) 단축키용 파일 복사하기 = 331
  2. 아날로그 회로 설계하기 = 331
   (1) 새로운 Library와 Cell View 만들기 = 332
   (2) 인버터 회로도 그리기 = 334
   (3) 인버터 레이아웃하기 = 339
   (4) LVS로 레이아웃 검증하기 = 344
   (5) 에러 수정하기(1) = 345
   (6) 에러 수정하기(2) = 347
   (7) 회로도를 블럭화하기 = 348
 부록 4. MyCAD로 CMOS 인버터 레이아웃하기
  1. LayEd Pro 2005 기본 사용법 = 350
  2. 인버터 레이아웃하기 = 354
  3. LVS로 레이아웃 검증하기 = 361